12月9日消息，公管材如何繼續縮小晶體管、布大倍推動先進制程工藝，全新是晶體降低當下半導體行業集體都在努力的事情，其中一大關鍵就是料漏尋找新的、更理想的電率晶體管材料。

2025年度的公管材IEEE國際電子器件會議(IEDM)上，Intel、布大倍Intel Foundry的全新團隊就展示了三種前景光明的MIM堆疊材料，分別是晶體降低：鐵電鉿鋯氧化物(HZO)、氧化鈦(TiO)、料漏鈦酸鍶(STO)。電率

其中，公管材后兩者都屬于超高K材料。布大倍

它們都是全新用于片上去耦電容的金屬-絕緣體-金屬(MIM)，這次突破性的進展有望解決先進工藝中的一個關鍵挑戰，也就是在晶體管不斷縮小的同時，保持穩定的供電。

三種新材料都可以應用在深槽電容結構中，并且與標準的芯片后端制造工藝兼容，也就是能直接用于現有產品線。

它們可以大幅度提升平面電容值，能做到每平方微米60-98飛法拉（fF/μm²），同時可靠性十分卓越，漏電水平比業界目標低了足足1000倍——嚴格來說是降低到1/1000。

同時，它們不會犧牲可靠性指標，包括電容漂移、擊穿電壓。

大會上，Intel Foundry的研究人員還探討了其他先進工藝話題，包括：

－ 超薄GaN芯粒技術：

Intel展示了基于300毫米晶圓的功能完整的氮化鎵(GaN)芯粒，厚度只有19微米，還不如一根人類頭發，同時配有完整的集成數字控制電路庫，有望解決下一代高性能電力、射頻(RF)電子器件在供電、效率方面的挑戰。

－ 靜默數據錯誤：

傳統制造測試會遺漏一些關鍵缺陷，導致數據中心處理器出現靜默數據損壞，因此需要采用多樣化的功能測試方法，確保大規模部署的可靠性。

－ 2D FET的可靠性：

即二維場效應晶體管。Intel與維也納工業大學合作，探討了二維材料(比如如二硫化鉬)在未來能否取代硅，用于微型化的晶體管。

－ 2D FET的選擇性邊緣工藝：

Intel與IMEC合作，改進了用于源極和漏極接觸形成和柵極堆疊集成的技術模塊，降低了等效氧化層厚度(EOT)，兼容現有晶圓廠。

－ CMOS微縮：

Intel與韓國首爾大學合作，探討了互補金屬氧化物半導體(CMOS)微縮技術的最新進展，包括如何通過平衡功耗、性能和面積，背面供電網絡，設計工藝協同優化(DTCO)，推動半導體技術繼續發展，滿足AI和HPC的算力需求。