近日，制程日本印刷株式會社（DNP）宣布，納米成功開發出電路線寬僅為10nm的壓印納米壓印（NIL）光刻模板，可用于相當于1.4納米等級的技術邏輯半導體電路圖形化，可以滿足智能手機、突破數據中心以及NAND閃存等設備中使用的制程尖端邏輯半導體的微型化需求。

該產品將在 2025 年 12 月 17 日至 19 日在東京國際展覽中心 (Tokyo Big Sight) 舉行的納米日本國際半導體展 (SEMICON Japan 2025) 上展出。

近年來，壓印隨著全球對于算力需求的技術持續提升，尖端半導體小型化的突破需求也日益增長，這也推動了基于極紫外（EUV）光刻技術的制程芯片生產正在不斷發展。

然而，納米由于EUV光刻設備成本高昂（單臺成本高達1.5億美元），壓印這也使得生產線建設成本更加高昂，技術并且曝光過程能耗也是突破非常高，因此迫切需要降低制造成本并減少對環境的影響的解決方案。

因此，在光刻機市場與ASML競爭敗北的日本廠商佳能（Canon）近十多年來一直在與日本光罩等半導體零組件制造商大日本印刷株式會社（DNP）合作研發納米壓印工藝。

所謂納米壓印技術，并不是利用傳統的光學圖像投影的原理將集成電路的微觀結構轉移到硅晶圓上，而是更類似于印刷技術，即直接通過壓印形成圖案。

在晶圓上只壓印1次，就可以在特定的位置形成復雜的2D或3D電路圖，不僅非常的便捷，還能在無需EUV光刻機支持的情況下實現5nm制程的，同時還能極大的降低設備采購成本及芯片制造成本。

2023年10月，佳能正式發布了基于納米壓印技術（NIL）的芯片制造設備FPA-1200NZ2C，為生產先進制程芯片開辟出一條成本更低的全新路徑。

根據佳能的介紹，其納米壓印設備可以支持10nm以下尖端制程的制造，甚至可以支持到5nm制程。

相較于目前已商用化的EUV光刻技術，雖然納米壓印技術的芯片制造速度要比傳統光刻方式慢，但納米壓印技術可大幅減少約90%的芯片制造的耗能，并設備采購成本也可降低90%。

佳能首席執行官御手洗富士夫此前就指出，佳能納米壓印設備的“價格將比ASML的EUV光刻機低一位數（即僅有10%）”

不過，即便如此，納米壓印技術與ASML成熟的EUV光刻技術相比，競爭力依然相對有限。但是，隨著制程工藝進入到埃米級別，ASML的High NA EUV光刻設備將會帶來更高的制造成本，如果納米壓印技術也能夠推進到埃米級，那么其競爭力無疑將會進一步凸顯。

而對于納米壓印技術來說，決定其能夠實現的半導體制程工藝等級，與其納米壓印模板直接相關。

與光學曝光可放大數倍不同，納米壓印需以1:1的尺寸刻寫“主模板→子模板→工作模板”，每一步都可能產生缺陷。

對于20nm以下特征尺寸，則需要依賴最先進的多光束電子束寫入機（MBMW）支持，其越尖端的特征尺寸的制造難度、成本與良率壓力顯著。

自2003年以來，DNP公司一直致力于開發納米壓印光刻（NIL）模板，通過將刻有電路圖案的模板直接壓印并轉移到基板上，從而降低曝光過程中的能耗，并積累了獨特的技術訣竅。

現在，DNP宣布已經成功開發出一種10nm線寬的納米壓印光刻（NIL）模板，相當于當前的1.4nm制程，可以替代部分EUV甚至High NA EUV工藝，用于制造尖端邏輯半導體，以滿足客戶對于成本控制的需求。

通過提供該模板，DNP將拓展客戶半導體制造工藝的選擇范圍，從而降低制造成本并減少對環境的影響。

據介紹，DNP是利用自對準雙重圖案化（SADP）實現了10nm線寬的納米壓印光刻模板的小型化，該技術通過在光刻系統形成的圖案上進行薄膜沉積和蝕刻，從而使圖案密度加倍。

△DNP開發了電路線寬為 10nm 的納米壓印模板的流程

△DNP納米壓印掩模上，線寬為10nm的線

DNP指出，“采用納米壓印光刻技術的超精細半導體節能工藝”將功耗降低至傳統曝光工藝（例如ArF/浸沒式DUV、EUV）的十分之一左右。

目前，DNP正與半導體制造商和其他客戶展開溝通，并已開始對納米壓印光刻（NIL）模板進行評估工作，目標是在2027年開始量產。

展望未來，為了進一步實現半導體小型化和成本降低，DNP宣布將繼續推進NIL模板的進一步開發，并加強其生產系統以滿足不斷增長的需求，目標是在2030財年將NIL銷售額提高40億日元。